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通过一个简单的小例子熟悉Xilinx ISE

       接下来我们通过一个简单的门电路小例子熟悉一个项目的建立到仿真。阅读本文章需要一定的数字电路和VHDL基础。文章的代码示例出自《Xilinx FPGA数字设计》,安装的版本是Xilinx的ISE14.1。

1.新建项目

       单击file->new project ,在new project wizard中输入工程名字,项目的存放位置和工作空间的存放位置。这里不再赘述,可参考笔者之前写的《如何在ISE中新建工程》

GATE

       这次我们Synthesis Tool(综合工具)选择XST(VHDL/Verilog),Simluator(仿真工具)选择ISim (VHDL/Verilog),当然你也可以选择Modesim工具,Preferred Language(偏好语言)选择VHDL,VHDL Source Analysis Standard(VHDL语言分析标准)选择VHDL-200X

XUANZE

点击next,预览无误后点击finish

QUEREN

2.添加源代码

       在Hierarchy(层级)面板中选中XC6SLX16-3CSG324节点,右键单击New Source菜单,弹出New Source wizard向导界面,选中VHDL Module树节点,在右侧的File name输入GATE。

YOUJI SOURCE

VHDL

       单击Next按钮,在Port Name列中输入a,b,z三个变量,Direction(方向)选择:a,b选择in作为输入;z选择out作为输出,并选中Bus复选框,MSB(最高有效位)为5,LSB(最低有效位)为0,如下图所示:

abz

ISE会自动弹出GATE.vhd源码编辑器,我们在41行输入如下代码(我贴的是全部的代码):

gate daima

在41-46行添加如下代码:

daima zhengque

 点击保存代码。

3.进行综合

       综合主要是语法检查,编译和映射,双击No Processes Running窗口中的Syntesize – XST,如果有语法错误则需要解决语法错误。

no processing

       我们可以看到Syntesize – XST前面出现绿色的√说明语法没错误,如果出现红色的×,则需要检查并改正语法错误。

zhenque bianyi

3.仿真

      切换到Simulation窗口,选中text节点,右键New Source菜单,选择VHDL Test Bench,在File Name中输入Test,如下图:

fangzhen

单击下一步,选择gate,单击下一步,选择Finish完成。

moren gate

将60,71-92行的代码删掉。

shan daima

做如下更改,输入信号ab=00,01,10,11,之间的时间间隔为100ns;

gengai

 选中text节点,然后点击Simulate Behavioral Model (仿真行为型行),如下图:

simulate

 ISE自动弹出信真界面,单击按钮缩小波形窗口,直到出现下图:

fanzhen tu

       我们就举其中的一种输入信号来进行波形说明:当a=1,b=0时,Z(0)是与门,输出为0;Z(1)是与非门电路,输出为1;Z(2)是或门电路,输出为0;Z(3)是或非门电路,输出为1;Z(4)异或门电路,输出为1;Z(5)是异或非门电路,输出为0,故波形输出为010110,证明我们编写的代码是正确的。

  • 出现的问题

      如果出现win8及以上电脑系统不能进行simulate behavioral model的,可能是ISE调用的MinGW版本太低,需要自己安装新版本覆盖。

  • 解决方案

1.将原来的nt文件夹改成nt_bak,新建一个nt文件夹   

   nt文件路径:安盘:\Xilinx\14.5\ISE_DS\ISE\gnu\MinGW\5.0.0\nt
2.将这里的MinGW5.1.4安装到刚才建立的nt文件夹里。

   下载地址  http://sourceforge.net/projects/ ... oad?use_mirror=iweb
3.重启ISE。


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